6年研发，华为完成381款芯片量产落地。

在ISCAS 2026，华为何庭波发表题为“半导体新旅途探索与推广”的主旨演讲，发表了指令半导体产业发展的新原则——韬(τ)定律，旨在破解摩尔定律面对的物理和经济困局。

演讲讲明注解精明内容将以“A Time Scaling Theory for Multi-Layer Electronic Systems”为题发表在SCIENCE CHINA Information Sciences上。

节录

六十年来，摩尔定律的几何尺寸缩减鼓动着半导体产业不停发展。如今这套行业发展范式果决失效：单纯减轻芯片尺寸带来的工夫红利日渐穷乏，单颗顶端芯片的想象老本突破十亿好意思元，先进制程下单个晶体管的老本也不再下跌。本文建议时刻缩放准则（τ缩放）手脚全新发展范式，不再以晶体管面积手脚工夫高出的中枢推断表率，转而将时刻本身定为中枢目的。该准则以营救特征时刻常数τ为优化方针，掩盖从晶体管开关动作到数据中心业务负载，跨度达12个数目级。

文中展示两项量产级工夫实证案例：在出动端系统级芯片上，逻辑折叠工夫将数字电路、模拟电路与存储电路分层排布于垂直堆叠的有源层，固定制程下晶体管密度阶段性普及55%，能效普及41%。在东说念主工智能系统治域，和会存储语义营救总线架构、封装近距高速光电互都集口与立体堆叠折叠工夫的协同想象体系，预计到2035年可杀青硬件集成度百倍以上增长。从工夫规范论层面而言，τ缩放是继登纳德缩放定律之后，首个能够贯串通盘蓄意架构、建立营救优化方针的工夫准则。

小引

自20世纪60年代中期起，半导体产业永恒以纳米尺寸推断工夫迭代水平。行业曾保抓每18个月晶体管尺寸减轻、开动频率普及、单逻辑门老本下跌的发展节律。摩尔定律既是客不雅产业限定，也构建起撑抓整套蓄意体系发展的行业共鸣。

现如今这一共鸣已不复存在。迈入7纳米及以下制程后，几何尺寸缩减无法再复刻过往的工夫收益。光刻工艺靠近图形制备物理极限，极紫外光刻斥地折旧老本占据晶圆制形老本大头，单晶体管老本增长停滞甚而出现反弹。关于无法赢得顶尖光刻斥地的企业，发展受限问题清楚更早，产业承压也更为严峻。

产业中枢发展命题由此发生更动，不再是探究晶体管还能作念多小，而是明确优化对象与发展方针。

昔时六年，华为半导体团队基于手机SoC、东说念主工智能加速器、系统互联架构及封装工夫，开展全芯片级工夫计划。计划得出论断：工夫突破并非依赖全新制程节点或晶体管架构，而是要重构中枢优化标的。本文以为，改日十年电子系统的演进，将告别几何尺寸缩放模式，迈入时刻缩放新阶段。从皮秒级晶体管开关反映，到秒级数据中心任务处理，蓄意体系各层级均围绕特征时刻常数τ杀青系统性缩减。

本文结合2020年5月至2026年5月量产落地的381款芯片研发陶冶，从科学规范与产业路线两大维度，阐释Π缩下班夫体系。

一、几何尺寸缩放时间闭幕

半导体产业耐久以来的中枢任务，即是抓续减轻晶体管体积。1965年戈登・摩尔建议晶体管密度约每两年翻倍的论断，十年后罗伯特・登纳德建议缩放表面，阐述电压与尺寸等比例缩减可督察巩固电场强度。

近五十年间，几何缩放结合登纳德缩放，让芯片单元功耗性能、单元白叟性能杀青指数级普及。

这一发展范式分两个阶段走向坍塌：2005年前后：登纳德缩放领先失效，电压不再随特征尺寸等比例下跌，芯片暗硅时间开启；7纳米节点之后：依靠鳍式场效应晶体管（FinFET）、环绕栅极（GAA）架构连续的几何缩放红利透顶见顶。中枢成因已形成行业共鸣：速率填塞效应使本征蔓延与沟说念长度从二次考虑变为线性考虑；局部互连线寄生电阻、电容逐步主导表率单元蔓延预算；掩模老本、EUV折旧、想象规矩复杂度飙升，2纳米节点单颗顶尖芯片想象预算突破10亿好意思元。

经济层面相通无可消灭：先进制程单晶体管老本停滞、顶尖节点老本甚而高涨；督察五十年的每代晶体管更多、老本更低的行业逻辑透顶理会。

对华为半导体而言，先进光刻斥地受限类似几何路线见顶，倒逼咱们直面全行业终将面对的根柢问题：必须跳出工艺节点依赖，重构底层工夫演进逻辑。

二、发展中枢从空间转向时刻，转头摩尔定律内容

从用户现实体验来看，摩尔定律的中枢从来不在于尺寸大小。晶体管体积变小，开关反映速率随之加速；互联通晓排布更紧凑，信号传输距离镌汰；集成度不停普及，数据交互畛域减少。

历代芯片迭代，内容都是不停压缩开动耗时：器件层面时刻跨度为皮秒至纳秒，芯片层面为纳秒至微秒，系统层面为微秒至秒。空间尺寸缩减，仅仅压缩开动时刻的技能。

基于这一中枢逻辑，产业优化想路迎来全新变革，将时刻开发为中枢推断目的。晶体管、电路、芯片、系统各层级均可界说特征时刻常数τ，并将缩减τ定为营救优化方针。几何尺寸缩放仅成为虚拟时刻损耗的技能之一。

本文将这一准则界说为τ时刻缩放，手脚接替摩尔几何缩放、引颈半导体产业演进的全新底层表面。特征时刻常数粗鲁层级函数相关：

各层级时刻常数由基层基础耗时，类似本级架构、通讯交互损耗共同组成。τ的时刻跨度掩盖皮秒至秒，空间跨度涵盖纳米至千米。各层级缩减τ的工夫旅途各有侧重：

晶体管层级：优化固有开关蔓延，依托载流子挪动率普及、应力工艺、高介电常数金属栅极、环绕栅极架构更动，同期削减局部互联寄生阻容参数；

电路层级：优化信号传输阻容蔓延，给与低阻导线、低介电介质材料，依托垂直集成镌汰布线长度；

芯片层级：虚拟运算与存储造访蔓延，通过架构想象、活水线成就、存储层级与片上互联收罗杀青优化；

系统层级：压缩端到端数据传输与同步耗时，优化互联拓扑、通讯合同与组网架构。

由此可得出芯片代际迭代限定：下一代时刻常数等于现频频刻常数除以缩放统统。缩放统统依据应用场景区分：功耗受限的出动端斥地年均缩放统统约1.3倍；高可靠性自动驾驶系统约1.5倍；算力径直决定经济效益的东说念主工智能业务可达10倍。

τ目的能够统筹全蓄意架构，频率、蔓延、带宽、微辞量等性能参数，内容均由对应层级的τ决定。工艺研发、电路想象、系统架构东说念主员可基于营救目的协同优化，各层级疏淡优化、过后核算时序损耗的发展模式就此终结。

三、逻辑折叠：出动端SoC工夫实证

τ缩下班夫初度鸿沟化落地测试应用于出动端场景。智高手机SoC较为特别，单颗芯片即可组成整套斥地系统。斥地无法多路插槽并走时算，也不存在数千节点互联架构来对消链路蔓延。整机通盘性能输出均依托单一裸片杀青，功耗仅数瓦，同期还要受机体态态带来的散热条目经管。

2020年后，先进制程赢得受限，行业面对中枢问题：制程工艺不再迭代的前提下，博亚体育app官方网站如何抓续杀青单颗芯片代际性能升级？

逻辑折叠工夫就此应时而生。

界说：逻辑折叠是罢职时刻缩放旨趣，将数字电路、模拟电路与存储电路拆分排布至纵向堆叠的多层有源芯片层，统筹优化芯片性能、功耗与面积的想象决策。

数字电路分为组合逻辑与时序逻辑两类：组合逻辑指寄存器之间的布尔运算电路，时序逻辑则是厚爱存储现象的触发器。数字系统性能上限由相邻触发器间的要害旅途蔓延决定，而蔓延主要受通晓寄生阻容参数与旅途门电路数目影响。传统想象将门电路平铺在销亡平面，布线依托表层金属层完成；布线长度越长，寄生阻容损耗越高，要害旅途开动速率也就越慢。

逻辑折叠冲破平面想象想路，把要害旅途的门电路拆分排布至两层乃至更多纵向堆叠的有源芯片层，通过超细间距夹杂键合工夫完成层间互联。

从电路想象角度来看，多层芯片可视作一体化完竣架构，器件跨层分散，成果等同于新增金属布线层。信号走线长度大幅缩减，寄生阻容损耗显贵下跌，时钟偏差得到优化，销亡制程工艺下芯片能够杀青更高主频开动。

想要充分阐明逻辑折叠的性能上风，需将夹杂键合间距与顶层金属间距的比值适度在较低水平，实操中建议低于3，比值越小详尽推崇越好。现时顶层金属间距约720纳米，对应夹杂键合间距需适度在2微米以内；梦想现象下二者比值趋近于1，可透顶排斥键合界面的布线冗余损耗。

杀青该键合间距，同期粗鲁小于0.5微米的套刻精度、孔径与轻松区小于1.5微米、间距小于6微米的硅通孔规格，以及依托智能冗余工夫趋近满良率的坐蓐要求，产业链险阻游历经多年工艺研发才得以达成。

2026款麒麟芯片实测取得多项实质见效：

晶体管密度在单一代际中从155MTr/mm²（百万晶体管/普通毫米）路线式普及至238MTr/mm²（晶体管密度蓄意公式为：

麒麟SoC想象的面积欺诈率为68%）——这种普及幅度，以往需要三年的几何尺寸微缩才调杀青。

SoC性能中枢能效普及41%，最高主频涨幅接近13%。

跨双层搭建高速片上收罗数据通路，通路占用面积缩减55%，供电巩固性同步改善。

硅后时钟偏差优化决策疏淡孝顺超 5% 的芯片合座性能增幅。

静态连忙存储器要害旅途镌汰，单比特能耗虚拟，开动主频普及超 40%，存储读写速率、能耗与面积目的全面优化。

主流运算中枢给与双层折叠架构，时钟缓冲器数目减少超五成，时钟偏差虚拟 25%，布线长度缩减约 30%。

上述性能普及均在现有制程节点内完成，未给与全新光刻工艺，依靠三维空间重构逻辑电路布局杀青。

2026 款麒麟芯片搭载的逻辑折叠工夫给与保守落地决策：夹杂键合间距为 1.5 微米，硅通孔接点仅相较顶层金属层下移一层，折叠工夫仅针对性应用于中枢要害旅途，未全芯片普及。即便如斯，今年度 CPU 性能中枢主频仍回升至 3.1 吉赫兹。

改日十年，幸运彩app2026世界杯中国官方下载逻辑折叠将从局部要害旅途折叠，逐步升级为全域多层折叠，单封装可堆叠三层、四层及更多有源芯片层。低温夹杂键合工夫可放宽多层散热甩掉，硅通孔接点下移至第六金属层，可开释超三成高层布线资源。

2026 至 2035 年，晶体管密度有望突破每普通毫米 4 亿颗。逻辑折叠工夫将助力麒麟芯片大幅拉高 CPU 内核主频，逐步迈向 4 吉赫兹及更高频段。该工夫路线落地可行，营业化老本具备经济上风。

麒麟芯片性能核主频迭代趋势

逻辑折叠中枢参数

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夹杂键合间距：小于 2 微米，量产版 1.5 微米，方针间距比值 1:1

套刻精度：低于 0.5 微米

硅通孔规格：要害尺寸、轻松区小于 1.5 微米，间距小于 6 微米

良率：智能冗余想象杀青近乎满良率

晶体管密度：单代涨幅 55%

性能核能效、主频：分别普及 41%、13%

静态存储主频：普及 40% 以上

中枢单元损耗目的：时钟缓冲器减半，偏差下跌 25%，布线镌汰 30%

四、皮秒到微秒级优化：东说念主工智能数据中心的 τ 缩放应用

出动端低功耗场景考据工夫可行性后，该准则相通适用于超高功耗东说念主工智能锻真金不怕火与推理场景。东说念主工智能集群由千千万万颗芯片协同运算，十年间合座算力鸿沟普及六个数目级，全链路贯彻 τ 缩放想路，即可杀青工夫落地。

东说念主工智能系统发展具备两大特征：芯片集群鸿沟抓续蔓延；系统能耗与老本主要破钞于数据传输，而非运算处理。大型算力集群超或者能耗用于数据交互，七成以上老本干预存储斥地。由此可见，镌汰芯片、机柜、封装里面的数据传输耗时，与优化运算耗时具备同等要紧性。

AI 场景 τ 时刻缩放依托三大协同架构落地：营救总线（Unified Bus）、封装近距光互连引擎（Hi-ONE）、封装拓扑重构三维折叠（3D Folding）。

4.1 营救总线：以时刻优化为中枢的系统互联架构

传统多芯片加速系统层级合同絮叨，主机、机箱里面、机柜之间给与不同通讯合同，合同调遣、数据缓存、交互校验不停加多蔓延，虚拟巩固性并推高老本。

营救总线架构扬弃多层合同体系，给与全域平等互联合同，原生适配存储造访逻辑。数据传输无需合同调遣，依托硬件爱护数据一致性，替代传统软件消断交互模式。实测而已造访蔓延从数十微秒压缩至 100 纳秒，中枢通讯链路时刻损耗缩减约 500 倍，大鸿沟机柜集群可杀青一体化协同开动。

4.2 高密度光电互联引擎：封装级高速光互联

通讯时延优化后，新瓶颈随之清楚：单机柜芯片密度普及导致功耗密度、可靠性触达物理极限，传统电互连 SerDes 带宽也靠近上限。单 AI 芯片 400Gb/s 速率下，铜缆互连仍可靠可用；速率普及至 Tb/s 级后，铜缆决策透顶不行行：SerDes 传输距离骤降、布线体积肥胖、机柜装置难度剧增，散热与供电裕量耗尽。

华为半导体建议高密度光互连节点引擎 Hi-ONE：封装近距光互连模块单路带宽达 8Tb/s，与 AI 芯片营救总线带宽精确匹配。工夫收益：SerDes 传输距离从约 100 厘米压缩至 5 厘米，扬弃穷困铜缆；跨机柜传输距离从不及 1 米拓展至 100 米，为吉瓦级超大鸿沟数据中心高密度互连提供物理可行决策。

Hi-ONE 想象理念深度契合 τ 缩放想想：毁灭高信号保真度专用数字信号处理器（DSP），给与模拟平衡增强驱动器 + 跨阻放大器线性架构；放宽比特误码率容忍度，由营救总线合同适配容错机制。通过物理层与合同层跨层量度，虚拟功耗、老本与集成复杂度，是 τ 表面跨层协同优化的典型推广。

4.3 N² 与 N 的架构困局：三维折叠的势必性

AI 加速器无法停步于 2.5D 扇出封装，底层根源是几何拓扑经管，径直决定 2030 年后工夫路线。

传统 2.5D AI 芯片架构：逻辑裸片居中，边际排布 HBM 存储栈、SerDes 互勾通口，外围集成稳压供电模块。通盘存储信号、互连信号、供电电流都必须经过裸片边际才调接入里面蓄意单元。

设裸片边长为 N：

蓄意智商与芯单方面积成正比，鸿沟为N²；

内存带宽、互连带宽、供电智商依托边际扇出，鸿沟仅为N。

二次增长的蓄意智商与线性增长的带宽 / 供电智商差距抓续拉大，形成扇出困局；即便逻辑工艺抓续迭代，也无法弥补拓扑架构的先天短板，晶体管级优化无法责罚架构层级的物理经管。

三维折叠（3D Folding） 破解这一困局：将本来局限于芯片边际的供电（后面供电 + 集成稳压）、高速存储（夹杂键合层叠集成）、光互连 I/O（Hi-ONE 近距集成）挪动至芯片垂直名义资源。资源布局从边际环绕升级至全域立体分散，带宽、光互连、供电智商同步升级为N²增长，与蓄意智商增速匹配。封装形态透顶重构：从逻辑裸片 + 边际外设的平面结构，升级为逻辑、互连、存储、供电协同缩放的垂直集成栈。

AI 工夫路线时刻谋略

2030 年前：昇腾超集群（Ascend SuperPoD）依托芯粒、2.5D 扇出、微凸点 / 表率间距夹杂键合三维堆叠老到工夫迭代，代表家具 2025 昇腾 910C、2026 昇腾 950、后续昇腾 990；

2030 年把握：昇腾 990 初度将逻辑折叠引入 AI 加速器；

2030-2035 年：三维折叠成为工夫迭代中枢载体，硬件集成度预计普及超 100 倍；τ 优化全面分散于全栈各层级，不再局限器件工艺层面。

附：AI 系统级 τ 缩放中枢目的

营救总线而已造访时延：数十微秒→100 纳秒，τ 缩减约 500 倍

Hi-ONE 单模块带宽：8Tb/s，匹配单芯片营救总线带宽

Hi-ONE 传输距离：板内 SerDes 100cm→5cm；跨机柜 1m→100m

扇出困局内容：蓄意智商 N² 增长，边际带宽/I/O/供电仅N线性增长

三维折叠价值：带宽、光互连、供电从边际挪动至立体名义，归附N²同步缩放

2026-2035瞻望：硬件集成度普及超100倍

五、逻辑与存储：从相互分离走向深度和会

τ缩放准则也鼓动逻辑芯片与存储芯片产业样式变革。早期行业给与表率化总线，刻意区分处理器与存储器，两大产业各自疏淡发展。

东说念主工智能时间冲破分离模式，算力暴涨不停波及存储带宽、蔓延、封装工夫上限。高带宽内存、夹杂键合、三维堆叠存储工夫，都印证数据传输与运算同等要害，逻辑与存储芯片走向物理集成。产业语言权逐步向存储、封装企业歪斜。

工夫和会已成势必趋势，但产业利益分拨模式尚不决型。改日硬件领域的优越者，将杀青逻辑与存储工夫深度整合，并构建长效共赢合作体系。τ缩放直不雅体现分层分离带来的损耗，倒逼产业尽快责罚结构性和会问题。

六、现有工夫挑战

τ缩放体系仍处于完善阶段，多项要害贫瘠有待攻克，同期也面向全行业寻求工夫团结。

EDA器用链与想象规范论：现有EDA器用面向平面想象时间开发，面积、时序、功耗疏淡优化，系统τ为被迫收尾。全鸿沟逻辑折叠要求器用链将多层堆叠裸片视为单一连气儿想象单元，支抓单元级跨层辩认、全域营救老本函数布局布线、层间时序经管；需兼顾垂直互连寄生参数、禁避区占用、晶圆间工艺偏差等传统二维器用无法适配的场景。华为已自研初步器用链，规范论细节后续将公开发布；面向τ原生、多物理场、三维架构的开源EDA器用链，是改日十年最中枢的基础撑抓干预。

晶圆间工艺偏差：逻辑折叠可给与不同批次、甚而不同工艺节点晶圆键合堆叠。晶圆间阈值电压、驱动电流、互连RC参数偏差庞大于单晶圆里面偏差，对时钟分散、保抓时序裕量冲击显贵。需依托智能冗余、自稳健赔偿、τ感知签核经由建立完竣责罚决策。

垂直互联损耗：夹杂键合、硅通孔（TSV）本身存在固有寄生电阻电容损耗，TSV禁避区会占用表率单元列阵势积。逻辑折叠落地需粗鲁中枢判据：τ收益（灵验芯单方面积+布线长度缩减）>τ损耗（垂直互连RC寄生）现时出动要害旅途、存储场景已跨过收益阈值；阈值畛域随键合间距减轻抓续优化，且适配不同行务负载相反化判定表率。

能耗经管：τ是时刻维度准则，而非能耗准则。架构提速10倍若作陪功耗飙升10倍，虽不违反τ缩放旨趣，但会超出电网供电承载上限。因此τ缩放必须配套能耗优化体系：存储语义总线排斥合同栈支拨、封装近距光互连将单比特能耗虚拟数个数目级、后面供电、存内/近存蓄意、数据中心级动态调频调压（DVFS）；欺诈τ时序裕量反向疏通功耗收益，杀青时延与能耗双向平衡。

基准测试体系：行业现有性能基准（Linpack、MLPerf、SPEC）面向单目的评估想象，无法适配τ缩放全栈优化需求。亟需构建τ剖面基准体系，量化系统各层级主导时延与优化裕量，精确定位下一阶段中枢干预层级。

七、六年研发千里淀，瞻望十年发展

2020年5月至2026年5月，华为半导体面向出动、AI、汽车、工业、基础容颜领域，完成381款芯片量产落地，全家具矩阵考据τ时刻缩放表面缔造：器件电路层面，预计2031年晶体管密度突破每普通毫米4亿颗；芯片层面，固定制程下依靠逻辑折叠抓续普及主频、能效与集成度；系统层面，通讯蔓延杀青微秒到纳秒级跨越，大型算力集群达成一体化协同；产业瞻望方面，2029年芯片主频冲击4吉赫兹，三至五年内出动端芯片能效翻倍，2035年东说念主工智能硬件集成度增长百倍。

相较于家具迭代，τ缩放带来的规范论翻新真谛更为潜入。这是登纳德定律之后，首个营救全蓄意架构优化方针的准则，让工艺、电路、架构、软件团队围绕销亡目的协同升级。同期产业竞争逻辑更动，不消单纯追赶顶尖光刻制程，封装、存储带宽、互联架组成为中枢竞争力。

耐久以摩尔尺寸缩减等同于工夫高出的行业阐明，迎来紧要更动。几何缩放时间果决闭幕，依托多层架构时刻优化杀青性能跃升成为新标的。改日六至十年，以τ缩放为中枢发展方针的企业与生态，将主导下一代蓄意产业样式。

产业发展前路充满挑战，但演进标的明晰明确。各种工夫贫瘠无法依靠单一企业攻克，想象器用、行业表率、器件物理、营业模式均需全行业联袂共建。本文既是工夫推广总结，也赤诚邀请业界同仁共同探索前行。

作家简介

何庭波，主导华为半导体业务。其携带的团队在2020至2026年间，面向出动终局、东说念主工智能、汽车电子及基础容颜领域，累计想象并量产381款芯片。本文说起的τ缩放表面、逻辑折叠、营救总线及Hi-ONE工夫，均出自该团队。

*声明：本文系原作家创作。著述内容系其个东说念主不雅点幸运彩app，本人转载仅为共享与参谋，不代表本人唱和或认可，如有异议，请考虑后台。